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Fitter report for adder_8b
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Mon Mar 07 10:22:23 2022
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Quartus II Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
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2. Fitter Summary
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3. Fitter Settings
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4. Parallel Compilation
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5. Incremental Compilation Preservation Summary
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6. Incremental Compilation Partition Settings
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7. Incremental Compilation Placement Preservation
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8. Pin-Out File
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9. Fitter Resource Usage Summary
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10. Input Pins
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11. Output Pins
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12. I/O Bank Usage
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13. All Package Pins
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14. Output Pin Default Load For Reported TCO
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15. Fitter Resource Utilization by Entity
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16. Delay Chain Summary
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17. Pad To Core Delay Chain Fanout
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18. Non-Global High Fan-Out Signals
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19. Interconnect Usage Summary
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20. LAB Logic Elements
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21. LAB Signals Sourced
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22. LAB Signals Sourced Out
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23. LAB Distinct Inputs
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24. Fitter Device Options
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25. Operating Settings and Conditions
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26. Estimated Delay Added for Hold Timing
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27. Advanced Data - General
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28. Advanced Data - Placement Preparation
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29. Advanced Data - Placement
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30. Advanced Data - Routing
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31. Fitter Messages
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32. Fitter Suppressed Messages
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; Legal Notice ;
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||
Copyright (C) 1991-2009 Altera Corporation
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||
Your use of Altera Corporation's design tools, logic functions
|
||
and other software and tools, and its AMPP partner logic
|
||
functions, and any output files from any of the foregoing
|
||
(including device programming or simulation files), and any
|
||
associated documentation or information are expressly subject
|
||
to the terms and conditions of the Altera Program License
|
||
Subscription Agreement, Altera MegaCore Function License
|
||
Agreement, or other applicable license agreement, including,
|
||
without limitation, that your use is for the sole purpose of
|
||
programming logic devices manufactured by Altera and sold by
|
||
Altera or its authorized distributors. Please refer to the
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applicable agreement for further details.
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+-----------------------------------------------------------------------------------+
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; Fitter Summary ;
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+------------------------------------+----------------------------------------------+
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; Fitter Status ; Successful - Mon Mar 07 10:22:23 2022 ;
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; Quartus II Version ; 9.0 Build 235 06/17/2009 SP 2 SJ Web Edition ;
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; Revision Name ; adder_8b ;
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; Top-level Entity Name ; adder_8b ;
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; Family ; Cyclone II ;
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; Device ; EP2C8Q208C8 ;
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; Timing Models ; Final ;
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; Total logic elements ; 21 / 8,256 ( < 1 % ) ;
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; Total combinational functions ; 21 / 8,256 ( < 1 % ) ;
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; Dedicated logic registers ; 0 / 8,256 ( 0 % ) ;
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; Total registers ; 0 ;
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; Total pins ; 26 / 138 ( 19 % ) ;
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||
; Total virtual pins ; 0 ;
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; Total memory bits ; 0 / 165,888 ( 0 % ) ;
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||
; Embedded Multiplier 9-bit elements ; 0 / 36 ( 0 % ) ;
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; Total PLLs ; 0 / 2 ( 0 % ) ;
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+------------------------------------+----------------------------------------------+
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+--------------------------------------------------------------------------------------------------------------------------------------+
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; Fitter Settings ;
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+--------------------------------------------------------------------+--------------------------------+--------------------------------+
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; Option ; Setting ; Default Value ;
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+--------------------------------------------------------------------+--------------------------------+--------------------------------+
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; Device ; EP2C8Q208C8 ; ;
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||
; Minimum Core Junction Temperature ; 0 ; ;
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; Maximum Core Junction Temperature ; 85 ; ;
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; Fit Attempts to Skip ; 0 ; 0.0 ;
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||
; Use smart compilation ; Off ; Off ;
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; Use TimeQuest Timing Analyzer ; Off ; Off ;
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||
; Router Timing Optimization Level ; Normal ; Normal ;
|
||
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
|
||
; Router Effort Multiplier ; 1.0 ; 1.0 ;
|
||
; Always Enable Input Buffers ; Off ; Off ;
|
||
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
|
||
; Optimize Multi-Corner Timing ; Off ; Off ;
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||
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
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; Optimize Timing ; Normal compilation ; Normal compilation ;
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||
; Optimize Timing for ECOs ; Off ; Off ;
|
||
; Regenerate full fit report during ECO compiles ; Off ; Off ;
|
||
; Optimize IOC Register Placement for Timing ; On ; On ;
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||
; Limit to One Fitting Attempt ; Off ; Off ;
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||
; Final Placement Optimizations ; Automatically ; Automatically ;
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||
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
|
||
; Fitter Initial Placement Seed ; 1 ; 1 ;
|
||
; PCI I/O ; Off ; Off ;
|
||
; Weak Pull-Up Resistor ; Off ; Off ;
|
||
; Enable Bus-Hold Circuitry ; Off ; Off ;
|
||
; Auto Global Memory Control Signals ; Off ; Off ;
|
||
; Auto Packed Registers ; Auto ; Auto ;
|
||
; Auto Delay Chains ; On ; On ;
|
||
; Auto Merge PLLs ; On ; On ;
|
||
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
|
||
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
|
||
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
|
||
; Perform Register Duplication for Performance ; Off ; Off ;
|
||
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
|
||
; Perform Register Retiming for Performance ; Off ; Off ;
|
||
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
|
||
; Fitter Effort ; Auto Fit ; Auto Fit ;
|
||
; Physical Synthesis Effort Level ; Normal ; Normal ;
|
||
; Auto Global Clock ; On ; On ;
|
||
; Auto Global Register Control Signals ; On ; On ;
|
||
; Stop After Congestion Map Generation ; Off ; Off ;
|
||
; Save Intermediate Fitting Results ; Off ; Off ;
|
||
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
|
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+--------------------------------------------------------------------+--------------------------------+--------------------------------+
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+------------------------------------------+
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; Parallel Compilation ;
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+----------------------------+-------------+
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; Processors ; Number ;
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+----------------------------+-------------+
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; Number detected on machine ; 4 ;
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; Maximum allowed ; 4 ;
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; ; ;
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||
; Average used ; 1.00 ;
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||
; Maximum used ; 4 ;
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; ; ;
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||
; Usage by Processor ; % Time Used ;
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; 1 processor ; 100.0% ;
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||
; 2-4 processors ; < 0.1% ;
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+----------------------------+-------------+
|
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+----------------------------------------------+
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; Incremental Compilation Preservation Summary ;
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+-------------------------+--------------------+
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; Type ; Value ;
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+-------------------------+--------------------+
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; Placement ; ;
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; -- Requested ; 0 / 47 ( 0.00 % ) ;
|
||
; -- Achieved ; 0 / 47 ( 0.00 % ) ;
|
||
; ; ;
|
||
; Routing (by Connection) ; ;
|
||
; -- Requested ; 0 / 0 ( 0.00 % ) ;
|
||
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
|
||
+-------------------------+--------------------+
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||
|
||
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+--------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
; Incremental Compilation Partition Settings ;
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+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
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||
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
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+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
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||
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
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+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
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|
||
+--------------------------------------------------------------------------------------------+
|
||
; Incremental Compilation Placement Preservation ;
|
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+----------------+---------+-------------------+-------------------------+-------------------+
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||
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
|
||
+----------------+---------+-------------------+-------------------------+-------------------+
|
||
; Top ; 47 ; 0 ; N/A ; Source File ;
|
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+----------------+---------+-------------------+-------------------------+-------------------+
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||
|
||
|
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+--------------+
|
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; Pin-Out File ;
|
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+--------------+
|
||
The pin-out file can be found in D:/projects/quartus/adder_8b/adder_8b.pin.
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+--------------------------------------------------------------------+
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||
; Fitter Resource Usage Summary ;
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+---------------------------------------------+----------------------+
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; Resource ; Usage ;
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||
+---------------------------------------------+----------------------+
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; Total logic elements ; 21 / 8,256 ( < 1 % ) ;
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||
; -- Combinational with no register ; 21 ;
|
||
; -- Register only ; 0 ;
|
||
; -- Combinational with a register ; 0 ;
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; ; ;
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||
; Logic element usage by number of LUT inputs ; ;
|
||
; -- 4 input functions ; 9 ;
|
||
; -- 3 input functions ; 9 ;
|
||
; -- <=2 input functions ; 3 ;
|
||
; -- Register only ; 0 ;
|
||
; ; ;
|
||
; Logic elements by mode ; ;
|
||
; -- normal mode ; 21 ;
|
||
; -- arithmetic mode ; 0 ;
|
||
; ; ;
|
||
; Total registers* ; 0 / 8,646 ( 0 % ) ;
|
||
; -- Dedicated logic registers ; 0 / 8,256 ( 0 % ) ;
|
||
; -- I/O registers ; 0 / 390 ( 0 % ) ;
|
||
; ; ;
|
||
; Total LABs: partially or completely used ; 2 / 516 ( < 1 % ) ;
|
||
; User inserted logic elements ; 0 ;
|
||
; Virtual pins ; 0 ;
|
||
; I/O pins ; 26 / 138 ( 19 % ) ;
|
||
; -- Clock pins ; 2 / 4 ( 50 % ) ;
|
||
; Global signals ; 0 ;
|
||
; M4Ks ; 0 / 36 ( 0 % ) ;
|
||
; Total block memory bits ; 0 / 165,888 ( 0 % ) ;
|
||
; Total block memory implementation bits ; 0 / 165,888 ( 0 % ) ;
|
||
; Embedded Multiplier 9-bit elements ; 0 / 36 ( 0 % ) ;
|
||
; PLLs ; 0 / 2 ( 0 % ) ;
|
||
; Global clocks ; 0 / 8 ( 0 % ) ;
|
||
; JTAGs ; 0 / 1 ( 0 % ) ;
|
||
; ASMI blocks ; 0 / 1 ( 0 % ) ;
|
||
; CRC blocks ; 0 / 1 ( 0 % ) ;
|
||
; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
|
||
; Peak interconnect usage (total/H/V) ; 0% / 0% / 0% ;
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||
; Maximum fan-out node ; 7400:inst8|4~0 ;
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||
; Maximum fan-out ; 4 ;
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||
; Highest non-global fan-out signal ; 7400:inst8|4~0 ;
|
||
; Highest non-global fan-out ; 4 ;
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; Total fan-out ; 78 ;
|
||
; Average fan-out ; 1.56 ;
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+---------------------------------------------+----------------------+
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||
* Register count does not include registers inside RAM blocks or DSP blocks.
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|
||
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Input Pins ;
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+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
|
||
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
|
||
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
|
||
; A0 ; 24 ; 1 ; 0 ; 9 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; A1 ; 57 ; 4 ; 1 ; 0 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; A2 ; 23 ; 1 ; 0 ; 9 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; A3 ; 40 ; 1 ; 0 ; 5 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; A4 ; 41 ; 1 ; 0 ; 4 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; A5 ; 150 ; 3 ; 34 ; 16 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; A6 ; 13 ; 1 ; 0 ; 16 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; A7 ; 5 ; 1 ; 0 ; 17 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B0 ; 28 ; 1 ; 0 ; 9 ; 3 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B1 ; 60 ; 4 ; 3 ; 0 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B2 ; 30 ; 1 ; 0 ; 8 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B3 ; 39 ; 1 ; 0 ; 5 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B4 ; 207 ; 2 ; 1 ; 19 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B5 ; 14 ; 1 ; 0 ; 14 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B6 ; 10 ; 1 ; 0 ; 17 ; 3 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; B7 ; 11 ; 1 ; 0 ; 16 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
; CI ; 27 ; 1 ; 0 ; 9 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
|
||
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
|
||
|
||
|
||
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
; Output Pins ;
|
||
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
|
||
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
|
||
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
|
||
; CO ; 58 ; 4 ; 1 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S0 ; 102 ; 4 ; 32 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S1 ; 34 ; 1 ; 0 ; 7 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S2 ; 118 ; 3 ; 34 ; 7 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S3 ; 31 ; 1 ; 0 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S4 ; 37 ; 1 ; 0 ; 6 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S5 ; 35 ; 1 ; 0 ; 7 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S6 ; 12 ; 1 ; 0 ; 16 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
; S7 ; 6 ; 1 ; 0 ; 17 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ;
|
||
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
|
||
|
||
|
||
+------------------------------------------------------------+
|
||
; I/O Bank Usage ;
|
||
+----------+------------------+---------------+--------------+
|
||
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
|
||
+----------+------------------+---------------+--------------+
|
||
; 1 ; 21 / 32 ( 66 % ) ; 3.3V ; -- ;
|
||
; 2 ; 1 / 35 ( 3 % ) ; 3.3V ; -- ;
|
||
; 3 ; 3 / 35 ( 9 % ) ; 3.3V ; -- ;
|
||
; 4 ; 4 / 36 ( 11 % ) ; 3.3V ; -- ;
|
||
+----------+------------------+---------------+--------------+
|
||
|
||
|
||
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
; All Package Pins ;
|
||
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
|
||
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
|
||
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
|
||
; 1 ; 0 ; 1 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
|
||
; 2 ; 1 ; 1 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
|
||
; 3 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 4 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 5 ; 4 ; 1 ; A7 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 6 ; 5 ; 1 ; S7 ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 7 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 8 ; 6 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 10 ; 7 ; 1 ; B6 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 11 ; 8 ; 1 ; B7 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 12 ; 9 ; 1 ; S6 ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 13 ; 10 ; 1 ; A6 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 14 ; 18 ; 1 ; B5 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 15 ; 19 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 16 ; 20 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
|
||
; 17 ; 21 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
|
||
; 18 ; 22 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
|
||
; 19 ; 23 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
|
||
; 20 ; 24 ; 1 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
|
||
; 21 ; 25 ; 1 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;
|
||
; 22 ; 26 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
|
||
; 23 ; 27 ; 1 ; A2 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 24 ; 28 ; 1 ; A0 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 25 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 26 ; 29 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
|
||
; 27 ; 30 ; 1 ; CI ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 28 ; 31 ; 1 ; B0 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 29 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 30 ; 32 ; 1 ; B2 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 31 ; 33 ; 1 ; S3 ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 32 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 33 ; 35 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 34 ; 36 ; 1 ; S1 ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 35 ; 37 ; 1 ; S5 ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 36 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 37 ; 39 ; 1 ; S4 ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 38 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 39 ; 43 ; 1 ; B3 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 40 ; 44 ; 1 ; A3 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 41 ; 45 ; 1 ; A4 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 42 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 43 ; 48 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 44 ; 49 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 45 ; 50 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 46 ; 51 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 47 ; 52 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 48 ; 53 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 49 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 50 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 51 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 52 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 53 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 54 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 55 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 56 ; 54 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 57 ; 55 ; 4 ; A1 ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
|
||
; 58 ; 56 ; 4 ; CO ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
|
||
; 59 ; 57 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 60 ; 58 ; 4 ; B1 ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
|
||
; 61 ; 59 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 62 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 63 ; 60 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 64 ; 61 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 65 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 66 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 67 ; 69 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 68 ; 70 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 69 ; 71 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 70 ; 74 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 71 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 72 ; 75 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 73 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 74 ; 76 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 75 ; 77 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 76 ; 78 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 77 ; 79 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 78 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 79 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 80 ; 82 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 81 ; 83 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 82 ; 84 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 83 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 84 ; 85 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 85 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 86 ; 86 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 87 ; 87 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 88 ; 88 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 89 ; 89 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 90 ; 90 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 91 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 92 ; 91 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 93 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 94 ; 92 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 95 ; 93 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 96 ; 94 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 97 ; 95 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 98 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 99 ; 96 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 100 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 101 ; 97 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 102 ; 98 ; 4 ; S0 ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
|
||
; 103 ; 99 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 104 ; 100 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 105 ; 101 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 106 ; 102 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 107 ; 105 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 108 ; 106 ; 3 ; ~LVDS54p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 109 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 110 ; 107 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 111 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 112 ; 108 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 113 ; 109 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 114 ; 110 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 115 ; 112 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 116 ; 113 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 117 ; 114 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 118 ; 117 ; 3 ; S2 ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 119 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 120 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 121 ; 121 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
|
||
; 122 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 123 ; 122 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
|
||
; 124 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 125 ; 123 ; 3 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
|
||
; 126 ; 124 ; 3 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
|
||
; 127 ; 125 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 128 ; 126 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 129 ; 127 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
|
||
; 130 ; 128 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
|
||
; 131 ; 129 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
|
||
; 132 ; 130 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
|
||
; 133 ; 131 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 134 ; 132 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 135 ; 133 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 136 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 137 ; 134 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 138 ; 135 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 139 ; 136 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 140 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 141 ; 137 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 142 ; 138 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 143 ; 141 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 144 ; 142 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 145 ; 143 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 146 ; 149 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 147 ; 150 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 148 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 149 ; 151 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 150 ; 152 ; 3 ; A5 ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
|
||
; 151 ; 153 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 152 ; 154 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
; 153 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 154 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 155 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 156 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 157 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 158 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 159 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 160 ; 155 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 161 ; 156 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 162 ; 157 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 163 ; 158 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 164 ; 159 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 165 ; 160 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 166 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 167 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 168 ; 161 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 169 ; 162 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 170 ; 163 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 171 ; 164 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 172 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 173 ; 165 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 174 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 175 ; 168 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 176 ; 169 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 177 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 178 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 179 ; 173 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 180 ; 174 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 181 ; 175 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 182 ; 176 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 183 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 184 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 185 ; 180 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 186 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 187 ; 181 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 188 ; 182 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 189 ; 183 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 190 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
|
||
; 191 ; 184 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 192 ; 185 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 193 ; 186 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 194 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 195 ; 187 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 196 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 197 ; 191 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 198 ; 192 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 199 ; 195 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 200 ; 196 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 201 ; 197 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 202 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
; 203 ; 198 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 204 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
; 205 ; 199 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 206 ; 200 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
; 207 ; 201 ; 2 ; B4 ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
|
||
; 208 ; 202 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
|
||
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
|
||
|
||
|
||
+-------------------------------------------------------------------------------+
|
||
; Output Pin Default Load For Reported TCO ;
|
||
+----------------------------------+-------+------------------------------------+
|
||
; I/O Standard ; Load ; Termination Resistance ;
|
||
+----------------------------------+-------+------------------------------------+
|
||
; 3.3-V LVTTL ; 0 pF ; Not Available ;
|
||
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
|
||
; 2.5 V ; 0 pF ; Not Available ;
|
||
; 1.8 V ; 0 pF ; Not Available ;
|
||
; 1.5 V ; 0 pF ; Not Available ;
|
||
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
|
||
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
|
||
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
|
||
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
|
||
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
|
||
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
|
||
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
|
||
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
|
||
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
|
||
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
|
||
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
|
||
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
|
||
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
|
||
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
|
||
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
|
||
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
|
||
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
|
||
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
|
||
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
|
||
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
|
||
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
|
||
; Simple RSDS ; 0 pF ; Not Available ;
|
||
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
|
||
+----------------------------------+-------+------------------------------------+
|
||
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
|
||
|
||
|
||
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
; Fitter Resource Utilization by Entity ;
|
||
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------+--------------+
|
||
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
|
||
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------+--------------+
|
||
; |adder_8b ; 21 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 26 ; 0 ; 21 (0) ; 0 (0) ; 0 (0) ; |adder_8b ; work ;
|
||
; |7400:inst13| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst13 ; work ;
|
||
; |7400:inst18| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst18 ; work ;
|
||
; |7400:inst23| ; 3 (3) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst23 ; work ;
|
||
; |7400:inst28| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst28 ; work ;
|
||
; |7400:inst33| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst33 ; work ;
|
||
; |7400:inst38| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst38 ; work ;
|
||
; |7400:inst3| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst3 ; work ;
|
||
; |7400:inst8| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7400:inst8 ; work ;
|
||
; |7486:inst10| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst10 ; work ;
|
||
; |7486:inst15| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst15 ; work ;
|
||
; |7486:inst20| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst20 ; work ;
|
||
; |7486:inst25| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst25 ; work ;
|
||
; |7486:inst30| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst30 ; work ;
|
||
; |7486:inst35| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst35 ; work ;
|
||
; |7486:inst40| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst40 ; work ;
|
||
; |7486:inst5| ; 1 (1) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; |adder_8b|7486:inst5 ; work ;
|
||
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------+--------------+
|
||
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
|
||
|
||
|
||
+-------------------------------------------------------------------------------+
|
||
; Delay Chain Summary ;
|
||
+------+----------+---------------+---------------+-----------------------+-----+
|
||
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
|
||
+------+----------+---------------+---------------+-----------------------+-----+
|
||
; CO ; Output ; -- ; -- ; -- ; -- ;
|
||
; S7 ; Output ; -- ; -- ; -- ; -- ;
|
||
; S0 ; Output ; -- ; -- ; -- ; -- ;
|
||
; S1 ; Output ; -- ; -- ; -- ; -- ;
|
||
; S2 ; Output ; -- ; -- ; -- ; -- ;
|
||
; S3 ; Output ; -- ; -- ; -- ; -- ;
|
||
; S4 ; Output ; -- ; -- ; -- ; -- ;
|
||
; S5 ; Output ; -- ; -- ; -- ; -- ;
|
||
; S6 ; Output ; -- ; -- ; -- ; -- ;
|
||
; A6 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; A3 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; B3 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; A4 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; A2 ; Input ; 0 ; 0 ; -- ; -- ;
|
||
; A0 ; Input ; 0 ; 0 ; -- ; -- ;
|
||
; CI ; Input ; 0 ; 0 ; -- ; -- ;
|
||
; B0 ; Input ; 0 ; 0 ; -- ; -- ;
|
||
; A1 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; B1 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; B2 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; B4 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; A5 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; B5 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; B6 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; A7 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
; B7 ; Input ; 6 ; 6 ; -- ; -- ;
|
||
+------+----------+---------------+---------------+-----------------------+-----+
|
||
|
||
|
||
+-------------------------------------------------------+
|
||
; Pad To Core Delay Chain Fanout ;
|
||
+-------------------------+-------------------+---------+
|
||
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
|
||
+-------------------------+-------------------+---------+
|
||
; A6 ; ; ;
|
||
; - 7400:inst33|4~0 ; 1 ; 6 ;
|
||
; - 7400:inst33|4~1 ; 1 ; 6 ;
|
||
; - 7486:inst35|4~0 ; 1 ; 6 ;
|
||
; A3 ; ; ;
|
||
; - 7400:inst23|4~8 ; 0 ; 6 ;
|
||
; - 7400:inst18|4~0 ; 0 ; 6 ;
|
||
; - 7486:inst20|4 ; 0 ; 6 ;
|
||
; B3 ; ; ;
|
||
; - 7400:inst23|4~8 ; 1 ; 6 ;
|
||
; - 7400:inst18|4~0 ; 1 ; 6 ;
|
||
; - 7486:inst20|4 ; 1 ; 6 ;
|
||
; A4 ; ; ;
|
||
; - 7400:inst23|4~8 ; 0 ; 6 ;
|
||
; - 7400:inst23|4~9 ; 0 ; 6 ;
|
||
; - 7486:inst25|4~0 ; 0 ; 6 ;
|
||
; A2 ; ; ;
|
||
; A0 ; ; ;
|
||
; CI ; ; ;
|
||
; B0 ; ; ;
|
||
; A1 ; ; ;
|
||
; - 7400:inst8|4~0 ; 0 ; 6 ;
|
||
; - 7486:inst10|4 ; 0 ; 6 ;
|
||
; B1 ; ; ;
|
||
; - 7400:inst8|4~0 ; 0 ; 6 ;
|
||
; - 7486:inst10|4 ; 0 ; 6 ;
|
||
; B2 ; ; ;
|
||
; - 7400:inst13|4~1 ; 1 ; 6 ;
|
||
; - 7486:inst15|4~0 ; 1 ; 6 ;
|
||
; - 7400:inst23|4~10 ; 1 ; 6 ;
|
||
; B4 ; ; ;
|
||
; - 7400:inst23|4~9 ; 0 ; 6 ;
|
||
; - 7486:inst25|4~0 ; 0 ; 6 ;
|
||
; A5 ; ; ;
|
||
; - 7400:inst28|4~0 ; 0 ; 6 ;
|
||
; - 7486:inst30|4 ; 0 ; 6 ;
|
||
; B5 ; ; ;
|
||
; - 7400:inst28|4~0 ; 1 ; 6 ;
|
||
; - 7486:inst30|4 ; 1 ; 6 ;
|
||
; B6 ; ; ;
|
||
; - 7400:inst33|4~1 ; 1 ; 6 ;
|
||
; - 7486:inst35|4~0 ; 1 ; 6 ;
|
||
; A7 ; ; ;
|
||
; - 7400:inst38|4~0 ; 0 ; 6 ;
|
||
; - 7486:inst40|4 ; 0 ; 6 ;
|
||
; B7 ; ; ;
|
||
; - 7400:inst38|4~0 ; 1 ; 6 ;
|
||
; - 7486:inst40|4 ; 1 ; 6 ;
|
||
+-------------------------+-------------------+---------+
|
||
|
||
|
||
+---------------------------------+
|
||
; Non-Global High Fan-Out Signals ;
|
||
+------------------+--------------+
|
||
; Name ; Fan-Out ;
|
||
+------------------+--------------+
|
||
; A2 ; 4 ;
|
||
; 7400:inst8|4~0 ; 4 ;
|
||
; B2 ; 3 ;
|
||
; CI ; 3 ;
|
||
; A0 ; 3 ;
|
||
; A4 ; 3 ;
|
||
; B3 ; 3 ;
|
||
; A3 ; 3 ;
|
||
; A6 ; 3 ;
|
||
; 7400:inst28|4~0 ; 3 ;
|
||
; B7 ; 2 ;
|
||
; A7 ; 2 ;
|
||
; B6 ; 2 ;
|
||
; B5 ; 2 ;
|
||
; A5 ; 2 ;
|
||
; B4 ; 2 ;
|
||
; B1 ; 2 ;
|
||
; A1 ; 2 ;
|
||
; B0 ; 2 ;
|
||
; 7400:inst33|4~1 ; 2 ;
|
||
; 7400:inst33|4~0 ; 2 ;
|
||
; 7400:inst23|4~9 ; 2 ;
|
||
; 7400:inst18|4~0 ; 2 ;
|
||
; 7400:inst23|4~8 ; 2 ;
|
||
; 7400:inst13|4~1 ; 2 ;
|
||
; 7400:inst13|4~0 ; 2 ;
|
||
; 7400:inst3|4~1 ; 2 ;
|
||
; 7400:inst3|4~0 ; 2 ;
|
||
; 7400:inst23|4~10 ; 1 ;
|
||
; 7486:inst35|4~0 ; 1 ;
|
||
; 7486:inst30|4 ; 1 ;
|
||
; 7486:inst25|4~0 ; 1 ;
|
||
; 7486:inst20|4 ; 1 ;
|
||
; 7486:inst15|4~0 ; 1 ;
|
||
; 7486:inst10|4 ; 1 ;
|
||
; 7486:inst5|4~0 ; 1 ;
|
||
; 7486:inst40|4 ; 1 ;
|
||
; 7400:inst38|4~0 ; 1 ;
|
||
+------------------+--------------+
|
||
|
||
|
||
+----------------------------------------------------+
|
||
; Interconnect Usage Summary ;
|
||
+----------------------------+-----------------------+
|
||
; Interconnect Resource Type ; Usage ;
|
||
+----------------------------+-----------------------+
|
||
; Block interconnects ; 29 / 26,052 ( < 1 % ) ;
|
||
; C16 interconnects ; 2 / 1,156 ( < 1 % ) ;
|
||
; C4 interconnects ; 31 / 17,952 ( < 1 % ) ;
|
||
; Direct links ; 2 / 26,052 ( < 1 % ) ;
|
||
; Global clocks ; 0 / 8 ( 0 % ) ;
|
||
; Local interconnects ; 10 / 8,256 ( < 1 % ) ;
|
||
; R24 interconnects ; 3 / 1,020 ( < 1 % ) ;
|
||
; R4 interconnects ; 18 / 22,440 ( < 1 % ) ;
|
||
+----------------------------+-----------------------+
|
||
|
||
|
||
+---------------------------------------------------------------------------+
|
||
; LAB Logic Elements ;
|
||
+---------------------------------------------+-----------------------------+
|
||
; Number of Logic Elements (Average = 10.50) ; Number of LABs (Total = 2) ;
|
||
+---------------------------------------------+-----------------------------+
|
||
; 1 ; 0 ;
|
||
; 2 ; 0 ;
|
||
; 3 ; 0 ;
|
||
; 4 ; 0 ;
|
||
; 5 ; 1 ;
|
||
; 6 ; 0 ;
|
||
; 7 ; 0 ;
|
||
; 8 ; 0 ;
|
||
; 9 ; 0 ;
|
||
; 10 ; 0 ;
|
||
; 11 ; 0 ;
|
||
; 12 ; 0 ;
|
||
; 13 ; 0 ;
|
||
; 14 ; 0 ;
|
||
; 15 ; 0 ;
|
||
; 16 ; 1 ;
|
||
+---------------------------------------------+-----------------------------+
|
||
|
||
|
||
+----------------------------------------------------------------------------+
|
||
; LAB Signals Sourced ;
|
||
+----------------------------------------------+-----------------------------+
|
||
; Number of Signals Sourced (Average = 10.50) ; Number of LABs (Total = 2) ;
|
||
+----------------------------------------------+-----------------------------+
|
||
; 0 ; 0 ;
|
||
; 1 ; 0 ;
|
||
; 2 ; 0 ;
|
||
; 3 ; 0 ;
|
||
; 4 ; 0 ;
|
||
; 5 ; 1 ;
|
||
; 6 ; 0 ;
|
||
; 7 ; 0 ;
|
||
; 8 ; 0 ;
|
||
; 9 ; 0 ;
|
||
; 10 ; 0 ;
|
||
; 11 ; 0 ;
|
||
; 12 ; 0 ;
|
||
; 13 ; 0 ;
|
||
; 14 ; 0 ;
|
||
; 15 ; 0 ;
|
||
; 16 ; 1 ;
|
||
+----------------------------------------------+-----------------------------+
|
||
|
||
|
||
+-------------------------------------------------------------------------------+
|
||
; LAB Signals Sourced Out ;
|
||
+-------------------------------------------------+-----------------------------+
|
||
; Number of Signals Sourced Out (Average = 5.00) ; Number of LABs (Total = 2) ;
|
||
+-------------------------------------------------+-----------------------------+
|
||
; 0 ; 0 ;
|
||
; 1 ; 0 ;
|
||
; 2 ; 0 ;
|
||
; 3 ; 1 ;
|
||
; 4 ; 0 ;
|
||
; 5 ; 0 ;
|
||
; 6 ; 0 ;
|
||
; 7 ; 1 ;
|
||
+-------------------------------------------------+-----------------------------+
|
||
|
||
|
||
+---------------------------------------------------------------------------+
|
||
; LAB Distinct Inputs ;
|
||
+---------------------------------------------+-----------------------------+
|
||
; Number of Distinct Inputs (Average = 9.00) ; Number of LABs (Total = 2) ;
|
||
+---------------------------------------------+-----------------------------+
|
||
; 0 ; 0 ;
|
||
; 1 ; 0 ;
|
||
; 2 ; 0 ;
|
||
; 3 ; 0 ;
|
||
; 4 ; 0 ;
|
||
; 5 ; 1 ;
|
||
; 6 ; 0 ;
|
||
; 7 ; 0 ;
|
||
; 8 ; 0 ;
|
||
; 9 ; 0 ;
|
||
; 10 ; 0 ;
|
||
; 11 ; 0 ;
|
||
; 12 ; 0 ;
|
||
; 13 ; 1 ;
|
||
+---------------------------------------------+-----------------------------+
|
||
|
||
|
||
+-------------------------------------------------------------------------+
|
||
; Fitter Device Options ;
|
||
+----------------------------------------------+--------------------------+
|
||
; Option ; Setting ;
|
||
+----------------------------------------------+--------------------------+
|
||
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
|
||
; Enable device-wide reset (DEV_CLRn) ; Off ;
|
||
; Enable device-wide output enable (DEV_OE) ; Off ;
|
||
; Enable INIT_DONE output ; Off ;
|
||
; Configuration scheme ; Active Serial ;
|
||
; Error detection CRC ; Off ;
|
||
; nCEO ; As output driving ground ;
|
||
; ASDO,nCSO ; As input tri-stated ;
|
||
; Reserve all unused pins ; As output driving ground ;
|
||
; Base pin-out file on sameframe device ; Off ;
|
||
+----------------------------------------------+--------------------------+
|
||
|
||
|
||
+------------------------------------+
|
||
; Operating Settings and Conditions ;
|
||
+---------------------------+--------+
|
||
; Setting ; Value ;
|
||
+---------------------------+--------+
|
||
; Nominal Core Voltage ; 1.20 V ;
|
||
; Low Junction Temperature ; 0 <20>C ;
|
||
; High Junction Temperature ; 85 <20>C ;
|
||
+---------------------------+--------+
|
||
|
||
|
||
+------------------------------------------------------------+
|
||
; Estimated Delay Added for Hold Timing ;
|
||
+-----------------+----------------------+-------------------+
|
||
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
|
||
+-----------------+----------------------+-------------------+
|
||
|
||
|
||
+----------------------------+
|
||
; Advanced Data - General ;
|
||
+--------------------+-------+
|
||
; Name ; Value ;
|
||
+--------------------+-------+
|
||
; Status Code ; 0 ;
|
||
; Desired User Slack ; 0 ;
|
||
; Fit Attempts ; 1 ;
|
||
+--------------------+-------+
|
||
|
||
|
||
+---------------------------------------------------------------------------------+
|
||
; Advanced Data - Placement Preparation ;
|
||
+------------------------------------------------------------------+--------------+
|
||
; Name ; Value ;
|
||
+------------------------------------------------------------------+--------------+
|
||
; Auto Fit Point 1 - Fit Attempt 1 ; ff ;
|
||
; Mid Wire Use - Fit Attempt 1 ; 0 ;
|
||
; Mid Slack - Fit Attempt 1 ; 2147483639 ;
|
||
; Internal Atom Count - Fit Attempt 1 ; 22 ;
|
||
; LE/ALM Count - Fit Attempt 1 ; 22 ;
|
||
; LAB Count - Fit Attempt 1 ; 3 ;
|
||
; Outputs per Lab - Fit Attempt 1 ; 3.333 ;
|
||
; Inputs per LAB - Fit Attempt 1 ; 6.000 ;
|
||
; Global Inputs per LAB - Fit Attempt 1 ; 0.000 ;
|
||
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'non-global controls' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'non-global + aclr' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'global controls' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'aclr constraint' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'has placement constraint' - Fit Attempt 1 ; 0:3 ;
|
||
; LAB Constraint 'group hierarchy constraint' - Fit Attempt 1 ; 0:1;4:1;12:1 ;
|
||
; LEs in Chains - Fit Attempt 1 ; 0 ;
|
||
; LEs in Long Chains - Fit Attempt 1 ; 0 ;
|
||
; LABs with Chains - Fit Attempt 1 ; 0 ;
|
||
; LABs with Multiple Chains - Fit Attempt 1 ; 0 ;
|
||
; Time - Fit Attempt 1 ; 0 ;
|
||
+------------------------------------------------------------------+--------------+
|
||
|
||
|
||
+-------------------------------------------------+
|
||
; Advanced Data - Placement ;
|
||
+------------------------------------+------------+
|
||
; Name ; Value ;
|
||
+------------------------------------+------------+
|
||
; Auto Fit Point 2 - Fit Attempt 1 ; ff ;
|
||
; Auto Fit Point 5 - Fit Attempt 1 ; ff ;
|
||
; Mid Wire Use - Fit Attempt 1 ; 0 ;
|
||
; Mid Slack - Fit Attempt 1 ; 2147483639 ;
|
||
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
|
||
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
|
||
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
|
||
; Auto Fit Point 5 - Fit Attempt 1 ; ff ;
|
||
; Mid Wire Use - Fit Attempt 1 ; 0 ;
|
||
; Mid Slack - Fit Attempt 1 ; 2147483639 ;
|
||
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
|
||
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
|
||
; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
|
||
; Late Wire Use - Fit Attempt 1 ; 0 ;
|
||
; Late Slack - Fit Attempt 1 ; 2147483639 ;
|
||
; Peak Regional Wire - Fit Attempt 1 ; 0.000 ;
|
||
; Auto Fit Point 7 - Fit Attempt 1 ; ff ;
|
||
; Time - Fit Attempt 1 ; 0 ;
|
||
+------------------------------------+------------+
|
||
|
||
|
||
+--------------------------------------------------+
|
||
; Advanced Data - Routing ;
|
||
+------------------------------------+-------------+
|
||
; Name ; Value ;
|
||
+------------------------------------+-------------+
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; Early Slack - Fit Attempt 1 ; 2147483639 ;
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; Early Wire Use - Fit Attempt 1 ; 0 ;
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; Peak Regional Wire - Fit Attempt 1 ; 0 ;
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; Mid Slack - Fit Attempt 1 ; 2147483639 ;
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; Late Slack - Fit Attempt 1 ; -2147483648 ;
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; Late Wire Use - Fit Attempt 1 ; 0 ;
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; Time - Fit Attempt 1 ; 0 ;
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+------------------------------------+-------------+
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+-----------------+
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; Fitter Messages ;
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+-----------------+
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Info: *******************************************************************
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Info: Running Quartus II Fitter
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Info: Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition
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Info: Processing started: Mon Mar 07 10:22:22 2022
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Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off adder_8b -c adder_8b
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Info: Parallel compilation is enabled and will use 4 of the 4 processors detected
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Info: Selected device EP2C8Q208C8 for design "adder_8b"
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Info: Low junction temperature is 0 degrees C
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Info: High junction temperature is 85 degrees C
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Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
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Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
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Info: Device EP2C5Q208C8 is compatible
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Info: Device EP2C5Q208I8 is compatible
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Info: Device EP2C8Q208I8 is compatible
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Info: Fitter converted 3 user pins into dedicated programming pins
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Info: Pin ~ASDO~ is reserved at location 1
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Info: Pin ~nCSO~ is reserved at location 2
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Info: Pin ~LVDS54p/nCEO~ is reserved at location 108
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Warning: No exact pin location assignment(s) for 26 pins of 26 total pins
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Info: Pin CO not assigned to an exact location on the device
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Info: Pin S7 not assigned to an exact location on the device
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Info: Pin S0 not assigned to an exact location on the device
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Info: Pin S1 not assigned to an exact location on the device
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Info: Pin S2 not assigned to an exact location on the device
|
||
Info: Pin S3 not assigned to an exact location on the device
|
||
Info: Pin S4 not assigned to an exact location on the device
|
||
Info: Pin S5 not assigned to an exact location on the device
|
||
Info: Pin S6 not assigned to an exact location on the device
|
||
Info: Pin A6 not assigned to an exact location on the device
|
||
Info: Pin A3 not assigned to an exact location on the device
|
||
Info: Pin B3 not assigned to an exact location on the device
|
||
Info: Pin A4 not assigned to an exact location on the device
|
||
Info: Pin A2 not assigned to an exact location on the device
|
||
Info: Pin A0 not assigned to an exact location on the device
|
||
Info: Pin CI not assigned to an exact location on the device
|
||
Info: Pin B0 not assigned to an exact location on the device
|
||
Info: Pin A1 not assigned to an exact location on the device
|
||
Info: Pin B1 not assigned to an exact location on the device
|
||
Info: Pin B2 not assigned to an exact location on the device
|
||
Info: Pin B4 not assigned to an exact location on the device
|
||
Info: Pin A5 not assigned to an exact location on the device
|
||
Info: Pin B5 not assigned to an exact location on the device
|
||
Info: Pin B6 not assigned to an exact location on the device
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Info: Pin A7 not assigned to an exact location on the device
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Info: Pin B7 not assigned to an exact location on the device
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Info: Fitter is using the Classic Timing Analyzer
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Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time.
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Info: Starting register packing
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Info: Finished register packing
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Extra Info: No registers were packed into other blocks
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Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
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Info: Number of I/O pins in group: 26 (unused VREF, 3.3V VCCIO, 17 input, 9 output, 0 bidirectional)
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Info: I/O standards used: 3.3-V LVTTL.
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Info: I/O bank details before I/O pin placement
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Info: Statistics of I/O banks
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Info: I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 30 pins available
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Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 35 pins available
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||
Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 34 pins available
|
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Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 36 pins available
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Info: Fitter preparation operations ending: elapsed time is 00:00:00
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Info: Fitter placement preparation operations beginning
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Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
|
||
Info: Fitter placement operations beginning
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Info: Fitter placement was successful
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Info: Fitter placement operations ending: elapsed time is 00:00:00
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Info: Fitter routing operations beginning
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Info: Average interconnect usage is 0% of the available device resources
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Info: Peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y0 to location X10_Y9
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Info: Fitter routing operations ending: elapsed time is 00:00:00
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Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
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Info: Optimizations that may affect the design's routability were skipped
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Info: Optimizations that may affect the design's timing were skipped
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Info: Started post-fitting delay annotation
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Warning: Found 9 output pins without output pin load capacitance assignment
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Info: Pin "CO" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
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Info: Pin "S7" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
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||
Info: Pin "S0" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
|
||
Info: Pin "S1" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
|
||
Info: Pin "S2" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
|
||
Info: Pin "S3" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
|
||
Info: Pin "S4" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
|
||
Info: Pin "S5" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
|
||
Info: Pin "S6" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
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Info: Delay annotation completed successfully
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Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
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Info: Generated suppressed messages file D:/projects/quartus/adder_8b/adder_8b.fit.smsg
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Info: Quartus II Fitter was successful. 0 errors, 3 warnings
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Info: Peak virtual memory: 305 megabytes
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Info: Processing ended: Mon Mar 07 10:22:23 2022
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Info: Elapsed time: 00:00:01
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Info: Total CPU time (on all processors): 00:00:01
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+----------------------------+
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; Fitter Suppressed Messages ;
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+----------------------------+
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The suppressed messages can be found in D:/projects/quartus/adder_8b/adder_8b.fit.smsg.
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